LC4064V-75TN100C

EE PLD, 7.5ns, 64-Cell, CMOS, PQFP100, TQFP-100
2,350 有效庫存

LC4064V-75TN100C

有效庫存2,350

EE PLD, 7.5ns, 64-Cell, CMOS, PQFP100, TQFP-100

品質保證

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從我們的供應鍊網路採購的所有零件都經過嚴格的進貨檢驗流程。 這種細緻的檢查可確保客戶收到的零件是正品並符合要求的標準。 此外，我們還保存這些檢查的詳細記錄，以確保整個供應鏈的透明度和可追溯性。

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認證

我們已成功獲得各項認證標準，並建立了自己的專業檢測實驗室。 這確保了我們向客戶提供的每件產品都符合最高的品質標準。 我們遵守嚴格的測試協議，以保持我們產品的一致性和準確性。 為了確保我們的產品是原裝正品，我們還與信譽良好的第三方檢測機構合作進行嚴格的品質測試。 我們對品質的承諾延伸到滿足行業、法律、監管和 ISO 9001:2015 的要求。

運輸與付款

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服務與包裝

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捲帶式

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剪膠帶

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管或託盤

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LC4064V-75TN100C 數據表

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感興趣的部分

LC4064V-75TN100C 詳細說明

ispMACH 4000 IntroductionThe high performance ispMACH 4000 family from Lattice offers a SuperFAST CPLD solution. The family is a blend of Lattice’s two most popular architectures: the ispLSI® 2000 and ispMACH 4A. Retaining the best of both families, the ispMACH 4000 architecture focuses on significant innovations to combine the highest performance with low power in a flexible CPLD family.Features■ High Performance • fMAX = 400MHz maximum operating frequency • tPD = 2.5ns propagation delay • Up to four global clock pins with programmable clock polarity control • Up to 80 PTs per output■ Ease of Design • Enhanced macrocells with individual clock, reset, preset and clock enable controls • Up to four global OE controls • Individual local OE control per I/O pin • Excellent First-Time-FitTM and refit • Fast path, SpeedLockingTM Path, and wide-PT path • Wide input gating (36 input logic blocks) for fast counters, state machines and address decoders■ Zero Power (ispMACH 4000Z) and Low Power (ispMACH 4000V/B/C) • Typical static current 10µA (4032Z) • Typical static current 1.3mA (4000C) • 1.8V core low dynamic power • ispMACH 4000Z operational down to 1.6V VCC■ Broad Device Offering • Multiple temperature range support – Commercial: 0 to 90°C junction (Tj) – Industrial: -40 to 105°C junction (Tj) – Extended: -40 to 130°C junction (Tj) • For AEC-Q100 compliant devices, refer to LA-ispMACH 4000V/Z Automotive Data Sheet■ Easy System Integration • Superior solution for power sensitive consumer applications • Operation with 3.3V, 2.5V or 1.8V LVCMOS I/O • Operation with 3.3V (4000V), 2.5V (4000B) or 1.8V (4000C/Z) supplies • 5V tolerant I/O for LVCMOS 3.3, LVTTL, and PCI interfaces • Hot-socketing • Open-drain capability • Input pull-up, pull-down or bus-keeper • Programmable output slew rate • 3.3V PCI compatible • IEEE 1149.1 boundary scan testable • 3.3V/2.5V/1.8V In-System Programmable (ISP™) using IEEE 1532 compliant interface • I/O pins with fast setup path • Lead-free package options

LC4064V-75TN100C

主要特徵

  • High Performance
  • fMAX = 400MHz maximum operating frequency
  • tPD = 2.5ns propagation delay
  • Up to four global clock pins with programmable clock polarity control
  • Up to 80 PTs per output
  • Ease of Design
  • Enhanced macrocells with individual clock, reset, preset and clock enable controls
  • Up to four global OE controls
  • Individual local OE control per I/O pin
  • Excellent First-Time-FitTM and refit
  • Fast path, SpeedLockingTM Path, and wide-PT path
  • Wide input gating (36 input logic blocks) for fast counters, state machines and address decoders
  • Zero Power (ispMACH 4000Z) and Low Power (ispMACH 4000V/B/C)
  • Typical static current 10µA (4032Z)
  • Typical static current 1.3mA (4000C)
  • 1.8V core low dynamic power
  • ispMACH 4000Z operational down to 1.6V VCC
  • Broad Device Offering
  • Multiple temperature range support
  • – Commercial: 0 to 90°C junction (Tj)
  • – Industrial: -40 to 105°C junction (Tj)
  • – Extended: -40 to 130°C junction (Tj)
  • For AEC-Q100 compliant devices, refer to LA-ispMACH 4000V/Z Automotive Data Sheet
  • Easy System Integration
  • Superior solution for power sensitive consumer applications
  • Operation with 3.3V, 2.5V or 1.8V LVCMOS I/O
  • Operation with 3.3V (4000V), 2.5V (4000B) or 1.8V (4000C/Z) supplies
  • 5V tolerant I/O for LVCMOS 3.3, LVTTL, and PCI interfaces
  • Hot-socketing
  • Open-drain capability
  • Input pull-up, pull-down or bus-keeper
  • Programmable output slew rate
  • 3.3V PCI compatible
  • IEEE 1149.1 boundary scan testable
  • 3.3V/2.5V/1.8V In-System Programmable (ISP™) using IEEE 1532 compliant interface
  • I/O pins with fast setup path
  • Lead-free package options

規格

以下是所選零件的基本參數，涉及零件的特性及其所屬類別。

Pbfree Code Yes Rohs Code Yes
Part Life Cycle Code Active Part Package Code QFP
Pin Count ! 100 Reach Compliance Code compliant
ECCN Code EAR99 HTS Code ! 8542.39.00.01
Architecture PAD-TYPE Clock Frequency-Max 111 MHz
In-System Programmable YES JESD-30 Code S-PQFP-G100
JESD-609 Code e3 JTAG BST YES
Length 14 mm Moisture Sensitivity Level 3
Number of Dedicated Inputs 10 Number of I/O Lines 64
Number of Inputs 74 Number of Macro Cells 64
Number of Outputs 64 Number of Product Terms 83
Number of Terminals 100 Operating Temperature-Max 90 °C
Organization 10 DEDICATED INPUTS, 64 I/O Output Function ! MACROCELL
Package Body Material PLASTIC/EPOXY Package Code LFQFP
Package Equivalence Code QFP100,.63SQ,20 Package Shape SQUARE
Package Style FLATPACK, LOW PROFILE, FINE PITCH Peak Reflow Temperature (Cel) 260
Power Supplies ! 3.3 V Programmable Logic Type ! EE PLD
Propagation Delay ! 7.5 ns Qualification Status ! Not Qualified
Seated Height-Max 1.6 mm Supply Voltage-Max 3.6 V
Supply Voltage-Min 3 V Supply Voltage-Nom 3.3 V
Surface Mount ! YES Terminal Finish MATTE TIN
Terminal Form ! GULL WING Terminal Pitch ! 0.5 mm
Terminal Position QUAD Time@Peak Reflow Temperature-Max (s) 40
Width 14 mm

數據表 PDF

數據表記錄了器件的特性、絕對最大額定值、應用等，這對於作為器件特定應用的整體指南大有裨益。

初步規格 LC4064V-75TN100C PDF 下載

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    製造商: Lattice Semiconductor 包裝/箱: TQFP-44

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    最小訂購量為 1

LC4064V-75TN100C

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